半导体器件物理(23)——MOSFET面临的问题及改进方法(1)
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亚阈值区电流

理想情况下,当$V_g<V_t$时,晶体管处于关断状态,将没有电流。但是,实际情况是此时依旧有电流,被称为亚阈值区电流。联想到MOS一节中,$V_t$是强反型时的临界电压,但是强反型之前还有个弱反型阶段,因此依旧会有一个很小的电流通过。即使这个电流很小,但对于器件的影响是十分大的。在关断状态,电路是不工作的,但是漏电流的存在使得电流有一个静态功耗。书中有一个很形象的例子。假如每个晶体管的$I_{off}$约为100nA,一部含有1亿晶体管的收集即使在待机状态也会消耗10A的电流。假如,手机的电池是4000mAh,那么即使不玩手机,手机也会在不到半个小时的时间内耗尽电量。

由于亚阈值区电流很小,因此一般都绘制在半对数坐标系下,如图a。

图b为亚阈值区的能带图以及等效电路,根据等效电路,可以得到:

$$
\frac{\mathrm{d} \phi_{\mathrm{s}}}{\mathrm{d} V_{\mathrm{gs}}}=\frac{C_{\mathrm{oxe}}}{C_{\mathrm{oxe}}+C_{\mathrm{dep}}} \equiv \frac{1}{\eta}
$$

其中,

$$
\eta=1+\frac{C_{\mathrm{dep}}}{C_{\mathrm{oxe}}}
$$

对上式进行积分得:

$$
\phi_s=常量+V_g/\eta
$$

我们可以根据势垒高度得到载流子浓度,进而得到电流。

$$
I_{\mathrm{ds}} \propto n_{\mathrm{s}} \propto \mathrm{e}^{q \phi_{\mathrm{s}} / k T} \propto \mathrm{e}^{q\left(\text { 常量 }+V_{\mathrm{g}} / \eta\right) / k T} \propto \mathrm{e}^{q V_{\mathrm{g}} / \eta k T}
$$

通常将$V_t$定义为当$I_{ds}=100nA\times W/L$时得$V_{gs}$,根据上式,我们可以得到:

$$
\frac{I_{ds}(nA)}{100W/L}=\frac{\mathrm{e}^{q V_{\mathrm{g}} / \eta k T}}{\mathrm{e}^{q V_{\mathrm{t}} / \eta k T}}
$$

化简可得:

$$
I_{\mathrm{ds}}(\mathrm{nA})=100 \cdot \frac{W}{L} \cdot \mathrm{e}^{q\left(V_{\mathrm{gs}}-V_{t}\right) / \eta k T}
$$

可以发现,对$V_t$进行上面的定义后,会得到一个很简单的公式。在室温下,$V_{gs}$每改变60mV,函数$exp(qV_{gs}/kT)$改变十倍,即一个数量级。因此,$V_{gs}$每改变$\eta\times 60mV$,$exp(qV_{gs}/\eta kT)$改变十倍。

定义$\eta\times 60mV$为亚阈值区摆幅,用符号S表示。

$$
S(mV/decade)=\eta \cdot 60mV \cdot \frac{T}{300K}
$$

$$
\begin{array}{l}
I_{\mathrm{ds}}(\mathrm{nA})=100 \cdot \frac{W}{L} \cdot \mathrm{e}^{q\left(V_{\mathrm{gs}}-V_{\mathrm{t}}\right) / \eta k T}=100 \cdot \frac{W}{L} \cdot 10^{\left(V_{\mathrm{gs}}-V_{\mathrm{t}}\right) / S} \\
I_{\mathrm{off}}(\mathrm{nA})=100 \cdot \frac{W}{L} \cdot \mathrm{e}^{-q V_{t} / \eta k T}=100 \cdot \frac{W}{L} \cdot 10^{-V_{\mathrm{t}} / \mathrm{S}}
\end{array}
$$

$I_{off}$的公式已给出,接下来就可以根据公式,做出相应的措施来减小$I_{off}$。

方法:

  1. 增大$V_t$:这会导致开态电流降低,从而降低器件的工作速度,这往往是我们不希望的。
  2. 减小$S$:减小S也就是减小$\eta$。根据$\eta$的公式,可以采取增大$C_{\mathrm{oxe}}$和减小$C_{\mathrm{dep}}$
    1. 增大$C_{\mathrm{oxe}}$ -> 降低$T_{ox}$
    2. 减小$C_{\mathrm{dep}}$ -> 增加$W_{dep}$

综上所述,$V_t$不能设计的过低,否则关态漏电流会很大。

短沟MOSFET漏电更多

上一部分指出$V_t$不能过低,这一部分来说明沟道长度L不能太短。L的影响体现在$V_t$上,即$V_t$随L的减小而下降,进而使得$I_{off}$增大。

下面这个图可以很直观的反映出这个现象。

b和d的势垒高度是一样的,但是a的势垒大于c,故d中的$V_t$更小。

可以使用另一个方法进行理解,这个方法引出了除了$T_{ox}$和$W_{dep}$之外的第三个重要的参数,即结深$X_j$。如下图所示。

$C_d$表示漏极到沟道势垒区之间的耦合,具体的定义可以不用管,我们只需要定性的分析即可。当沟道长度减小时,漏源距离和漏沟道距离减小,因此,$C_d$增加。这表现出了漏极对沟道的控制能力增加,也表示了栅极对沟道的控制能力减弱,可以称为$C_{oxe}$与$C_d$之争,减小的比例可以用电容比来表示,因此可以得到一个简单的表达式。

$$
V_{\mathrm{t}}=V_{\mathrm{t} \text {-long }}-V_{\mathrm{ds}} \cdot \frac{C_{\mathrm{d}}}{C_{\mathrm{oxe}}}
$$

有一个更准确的表达式,$V_{ds}$应该加上一个常数,表示阈值条件下N-反型层到N+源和N+漏的0.2V内建电势的和(但我还没搞懂为什么,mark一下),即

$$
V_{\mathrm{t}}=V_{\mathrm{t} \text {-long }}-(V_{\mathrm{ds}}+0.4V) \cdot \frac{C_{\mathrm{d}}}{C_{\mathrm{oxe}}}
$$

求解泊松方程,可以知道$C_d$是L的指数函数,因此:

$$
V_{\mathrm{t}}=V_{\mathrm{t}-\text { long }}-\left(V_{\mathrm{ds}}+0.4 \mathrm{~V}\right) \cdot \mathrm{e}^{-L / l_{\mathrm{d}}}
$$

其中,

$$
l_{\mathrm{d}} \propto \sqrt[3]{T_{\text {oxe }} W_{\text {dep }} X_{j}}
$$

这个式子就可以指导我们涉及器件。可接受的情况是L是$l_d$的若干倍,$l_d$也决定了可接受的最小的L。

这个现象被称为“漏致势垒降低”或者DIBL(Drain-Induced Barrier Lowering),$l_d$可以称为DIBL特征长度。

为了让L降低,$l_d$应该随着L按比例降低,这也意味着我们应该减小$T_{ox}, W_{dep}或X_j$。

  • 降低$T_{ox}$ -> 增加$C_{oxe}$,提高栅控能力。
  • 降低$W_{dep}$ -> 相当于在$C_d$电容中间插入了接地板(耗尽层底部相当于接地,耗尽层宽度降低意味着接地板向上移动),屏蔽了一部分$C_d$。
  • 降低$X_j$ -> 降低了$C_d$的面积,从而降低了$C_d$。

这三个物理量是十分重要的,接下来我们分别讨论这三个物理量的影响。

下一篇:MOSFET面临的问题及改进方法(2)

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