降低栅绝缘层厚度
隧穿电流
在前面一节中，我们知道降低$T_{ox}$可以抑制DIBL，抑制亚阈值区漏电。并且，根据电流的公式，我们还知道可以提高$I_{on}$。但是，氧化层很薄会导致很多其他的问题。如果氧化层很薄，其中的电场会很强，有可能导致破坏性的击穿。还有一个因素，当芯片在长期的高电场的作用下，尤其是在高的芯片工作温度下，将导致Si-SiO2界面的化学键断裂，引起氧化层电荷和$V_t$的漂移，从而影响电路的可靠性。
另外，还有一个最重要的因素，那就是隧穿。对于厚度低于1.5nm的SiO2膜，隧穿漏电流将变成最重要的限制因素。这个是很容易理解的。那么应该如何在保证绝缘层电容不变的情况下提高厚度呢？
解决办法——高k介质
电容不仅仅与d有关，还与介电常数$\varepsilon$有关。采用高k介质材料来取代SiO2，可以在更厚的厚度下，实现相同大小的电容。例如，HfO2的相对介电常数约为24，是SiO2的6倍。也就是说，一个6nm厚的HfO2薄膜产生的电容相当于1nm厚的SiO2。为了表示这种情况，引入等效氧化层厚度(Equivalent Oxide Thickness, EOT)，在上面的例子就可以说6nm厚的HfO2薄膜具有1nm的EOT。
$$
EOT=t_{high-k}(\frac{k_{SiO_2}}{k_{high-k}})
$$
在工艺制造中，采用高k介质有很多难点，一个重要的是与Si的界面性质很差，改善方法是在之间插入一层很薄的SiO2作为缓冲层。
由于多晶硅栅的耗尽现象，会增加有效厚度，因此，现在的工艺中栅极材料采用的几乎都是金属。另外还有反型层的厚度$T_{inv}$，决定$T_{inv}$的材料参数是电子或空穴的有效质量。更大的有效质量导致更小的$T_{inv}$，但是会导致更低的迁移率。幸运的是，晶体中的有效质量是空间方向的函数，即各向异性。垂直氧化层界面方向的有效质量决定了$T_{inv}$，而电流方向的有效质量决定了迁移率。可以利用这点制造一个晶体管使其晶向满足上面的要求。
降低耗尽区宽度
根据耗尽区公式，我们知道增大衬底浓度可以降低$W_{dep}$。但是，根据$V_t$公式：
$$
V_{\mathrm{t}}=V_{\mathrm{fb}}+\phi_{\mathrm{st}}+\frac{\sqrt{q N_{\mathrm{sub}} 2 \varepsilon_{\mathrm{s}} \phi_{\mathrm{st}}}}{C_{\mathrm{ox}}}
$$
增大掺杂浓度又会增大阈值电压。如果希望$V_t$不变，则需要增加$C_{ox}$，也就是减小$T_{ox}$，也就是下式：
$$
V_{\mathrm{t}}=V_{\mathrm{fb}}+\phi_{\mathrm{st}}\left(1+\frac{2 \varepsilon_{\mathrm{s}} T_{\mathrm{ox}}}{\varepsilon_{\mathrm{ox}} W_{\mathrm{dep}}}\right)
$$
显然，$W_{dep}$只能随$T_{ox}$按比例减小。所以，$T_{ox}$是让L能减小的关键因素。
另一个减小$W_{dep}$的方法是采用超陡倒掺杂分布。此时，$W_{dep}$决定于轻掺杂表面层的厚度。采用这种分布的能带图如下：
我们可以发现，耗尽区能带是直线，这是因为什么呢？
由于表面处为轻掺杂区，因此，耗尽区内不仅没有载流子，而且正电中心或负电中心也可以忽略不计，所以耗尽区内几乎没有任何电荷，所以电场恒定。接下来来求氧化层的压降。
我们可以求出电场：
$$
\mathscr{E}_{\mathrm{s}}=\frac{\phi_{\mathrm{st}}}{T_{\mathrm{rg}}}
$$
根据电位移矢量连续，可以求出氧化层电场：
$$
\mathscr{E}_{\mathrm{ox}}=\mathscr{E}_{\mathrm{s}}\cdot \varepsilon_{\mathrm{s}}/\varepsilon_{\mathrm{ox}}
$$
进而得到电压：
$$
V_{\mathrm{ox}}=T_{\mathrm{ox}} \mathscr{E}_{\mathrm{ox}}=\phi_{\mathrm{st}} \frac{\varepsilon_{\mathrm{s}} T_{\mathrm{ox}}}{\varepsilon_{\mathrm{ox}} T_{\mathrm{rg}}}
$$
从而可以得到阈值电压：
$$
V_{\mathrm{t}}=V_{\mathrm{fb}}+\phi_{\mathrm{st}}\left(1+\frac{\varepsilon_{\mathrm{s}} T_{\mathrm{ox}}}{\varepsilon_{\mathrm{ox}} T_{\mathrm{rg}}}\right)
$$
与上面的阈值电压相比，如果要保证相同的$V_t$，$T_{\mathrm{rg}}=W_{\mathrm{dep}}/2$，降低了一半。
还有一个方法，可以提高掺杂浓度或者继续降低$T_{\mathrm{rg}}$，虽然会提高阈值电压，但可以加衬偏电压$V_{sb}$来拉低阈值电压，需要源-衬底结正偏。当$V_{bs}$低于0.6V时，正向偏压是可以接受的，因为正向电流很小。
降低结深
降低结深，也就是使用浅结。这个主要是工艺方面的问题，实现浅结需要减少掺杂时杂质的扩散。现在的掺杂主要是使用离子注入实现，浅结就要求在非常短的时间内完成退火，激活杂质，也就是快速热处理。
为了进一步减小杂质扩散，浅结延伸中的杂质浓度要远低于N+杂质浓度。浅结和轻掺杂的结合导致了不希望的寄生电阻，降低$I_{on}$，这就是代价。
为了减小寄生电阻，有一种方案是源漏区采用金属，即金属源/漏MOSFET或Schottky源/漏MOSFET，这种结构有助于实现非常浅的结和很低的串联电阻。但是，这种结构存在一个问题，那就是Schottky势垒的存在，无论怎么外加电压，这个势垒是会一直存在的，故$I_d$有可能比普通的MOSFET要低。
可以将两种技术结合起来，即在金属和沟道间加一个N+薄层，得到一个折中的效果。
$I_{\mathrm{on}}$和$I_{\mathrm{off}}$的折中
$I_{\mathrm{on}}$决定了器件的工作速度，而$I_{\mathrm{off}}$决定了器件的静态功耗。我们希望$I_{\mathrm{on}}$很高，$I_{\mathrm{off}}$很低。但是，经过前面的学习，我们知道$V_t$的改变会同时使得$I_{\mathrm{on}}$和$I_{\mathrm{off}}$增加或减小，无法得到我们预期的效果。
在设计中，我们就需要对其进行折中处理。在电路设计的时候，在有高速需要的电路采用低$V_t$，其他部分采用较高的$V_t$，从而降低功耗。
以上是对器件参数设计的改进，而下面是对器件结构的改进。
随着沟道长度的减小，对于一定深度的地方，漏区的控制能力增强，栅极控制能力减弱，于是就出现了漏电通道，如下图所示。为了抑制漏电通道，可以通过改变MOSFET的结构来实现。
SOI
结构如上图所示。沟道部分采用一个很薄的Si，下面是氧化层。氧化层是绝缘体，漏电不会从氧化层中经过，因此，漏电通道最差也是在很薄的Si的底部。远离栅的区域不会出现漏电流路径，从而栅极可以有效地抑制漏电。源和漏做成上图中的这个样子是由于源漏很薄会导致很大的寄生电阻。
这种结构称为SOI(绝缘衬底上的硅, Silicon-on-Insulator)。
多栅MOSFET
为沟道提供多于一个方向的栅控。这就要求从二维器件变为三维器件。
如上图所示，前两个图被称为FinFET，将沟道竖起来，其形状就像Fin一样，于是被称为FinFET。然后将栅极跨在沟道上方，可以看到，栅极有三个面与沟道接触，于是可以从三个方向上控制沟道，提高了栅控能力。而第四个图是纳米线器件，沟道穿过栅极，栅极将沟道完全包裹住，也就是四面栅控，进一步提高栅控能力。这种纳米环栅器件也成为GAA(Gate-All-Around)器件。
输出电导
最后再来看一下输出电导。在前面已经知道输出电导的定义，我们也可以写成如下的形式：
$$
g_{\mathrm{ds}} \equiv \frac{\mathrm{d} I_{\mathrm{dsat}}}{\mathrm{d} V_{\mathrm{ds}}}=\frac{\mathrm{d} I_{\mathrm{dsat}}}{\mathrm{d} V_{\mathrm{t}}} \cdot \frac{\mathrm{d} V_{\mathrm{t}}}{\mathrm{d} V_{\mathrm{ds}}}
$$
显然，
$$
\frac{\mathrm{d} I_{\mathrm{dsat}}}{\mathrm{d} V_{\mathrm{t}}}=\frac{-\mathrm{d} I_{\mathrm{dsat}}}{\mathrm{d} V_{\mathrm{gs}}}=-g_{\mathrm{msat}}
$$
下面看第二项，在前面我们已经知道了，漏极电压也对沟道具有控制能力，控制能力体现在电容比上，也就是$\frac{C_{\mathrm{d}}}{C_{\mathrm{oxe}}}$。在前面我们知道了，这个式子就等于$\mathrm{e}^{-L / l_{\mathrm{d}}}$。因此，我们可以得到：
$$
\begin{array}{c}
g_{\mathrm{ds}}=g_{\mathrm{msat}} \times \mathrm{e}^{-L / l_{\mathrm{d}}} \\
\text { 本征电压增益 }=\frac{g_{\mathrm{msat}}}{g_{\mathrm{ds}}}=\mathrm{e}^{L / l_{\mathrm{d}}}
\end{array}
$$
可以发现，L减小时，可以通过$l_d$来抑制$V_t$的下降，同时$g_{ds}$也会下降。因此，抑制$V_t$下降的任何设计改变都会同时抑制$g_{ds}$，从而改善增益。
可以发现，$V_t$对$V_{ds}$的依赖是输出电导的主要来源，也就是漏极对沟道的控制。
还有一个来源是沟道长度调制效应，也就是当沟道发生夹断后，有效沟道长度会减小。由于$I_{ds}$与L成反比，因此$I_{ds}$会增加。由于沟道长度调制效应导致的$g_{ds}$约为：（还没搞懂这个怎么得来的）
$$
g_{\mathrm{ds}}=\frac{l_{\mathrm{d}} \cdot I_{\mathrm{dsat}}}{L\left(V_{\mathrm{ds}}-V_{\mathrm{dsat}}\right)}
$$
在饱和电流公式中，沟道长度调制效应体现在L上，即L变成了$L-\Delta L$。这种是很不方便的，为了体现与$V_{ds}$的关系，引入沟道长度调制系数$\lambda$，表示漏极电压的影响。这样，饱和区电流可以更准确的表示为：
$$
I_{d s a t}=\frac{W}{2 m L} C_{\text {ore }} \mu_{n s}\left(V_{g s}-V_{t}\right)^{2}\left(1+\lambda V_{d s}\right)
$$
有了这个公式，可以求出$g_{ds}$，即：
$$
g_{d s}=\frac{d I_{d s a t}}{d V_{d s}}=\frac{W}{2 m L} C_{o x e} \mu_{n s}\left(V_{g s}-V_{t}\right)^{2} \lambda
$$
从而求出本征电压增益：
$$
\frac{g_{\text {msat }}}{g_{d s}}=\frac{2\left(1+\lambda V_{d s}\right)}{\left(V_{g s}-V_{t}\right) \lambda}
$$
